Estoy intentando crear un comparador de etapas múltiples en verilog y no puedo encontrar la manera de incrementar múltiples genvarios en un solo ciclo de generación. Estoy intentando lo siguiente:Incremento de múltiples Genvars en Verilog Generate Statement
genvar i,j;
//Level 1
generate
j=0;
for (i=0;i<128;i=i+1)
begin: level1Comp
assign ci1[i] = minw(tc[j],tc[j+1]);
j = j+2;
end
endgenerate
Y conseguir el error siguiente:
Error-[SE] Syntax error
Following verilog source has syntax error :
"encoder.v", 322: token is '='
j=0;
Alguien sabe cómo incrementar múltiples genvars en la misma instrucción generar? ¿O al menos obtener una funcionalidad equivalente?
muy interesante! ¿El localparam crea algo en el hardware? – Adam
No. Los parámetros locales son constantes que se utilizan para la elaboración del diseño. –