¿Hay algún programa gratuito que pueda analizar una colección de archivos VHDL y crear un diagrama de bloques a partir de ellos?Programa para dibujar diagramas de bloques VHDL?
Editar Busco más por un programa que va a construir una imagen de diagrama de bloques para ir junto con la documentación de la jerarquía, de forma similar a javadoc construye un diagrama de clases después de analizar la documentación de una serie de clases
No hay nada de código abierto de todos modos. Hace un tiempo, busqué algo similar para los diseños verilog sin éxito.
Altera's Quartus puede compilar VHDL y proporcionarle los bloques esquemáticos de nivel superior, que representan las señales VHDL. Lo mismo con Xilinx ISE. No es un software de código abierto, pero es gratis para descargar y usar.
Mentor's HDL designer es para este fin, pero no es gratis, aunque probablemente pueda obtener una versión de descuento para estudiantes.
Como dijo thetrus, Quartus también tiene un visor RTL, pero la calidad de los diagramas producidos por él es bastante pobre, no se puede usar para la documentación. Son más útiles para detectar errores de síntesis.
Synplify Pro y Synplify Premier tiene un visor RTL y es mi programa preferido de los que he visto. También he visto a RTL viewers en Xilinx ISE, Altera's Quartus y Mentor's HDL designer.
Simplemente curioso, pero usted no sabría dónde está esto en ISE ¿verdad? –
En Xilinx ISE: cuando se encuentra en el "Modo de implementación" (seleccionable desde el cuadro combinado arriba del árbol de jerarquía), una de las subtareas del proceso de Síntesis es "Ver esquemas RTL". Sin embargo, esto no muestra la estructura original de las entidades VHDL, muestra el resultado de la síntesis en forma de esquemas. Significa que algunas entidades se reemplazan/implementan con celdas FPGA reconocidas, y como tal no se puede usar para la documentación. – Josip