La verificación de sistemas "lógicos" en el campo del diseño de circuitos integrados se conoce como "Verificación de diseño", que es el proceso de garantizar que el sistema que diseña en hardware (RTL) implementa la funcionalidad deseada.
lógica
escalera se puede transformar en una de las más modernas de HDL como Verilog .. transformar cada escalera
|---|R15|---+---|/R16|---------(R18)--------|
| |
|---|R12|---+
a una expresión como
always @(*) R18 = !R16 && (R15 | R12);
o se puede utilizar una sentencia de asignación
assign R18 = R16 && (R15 | R12);
un relé de enganche
assign R18 = (set condition) || R18 && !(break condition);
A continuación, utilice un simulador de verilog gratuito como Icarus para desarrollar un banco de pruebas y probar su sistema. ¡Asegúrate de que los testcases dan una buena cobertura CODE de tu lógica! Y si su software de edición de escalera le ofrece capacidades de nomenclatura decentes, úselos, en lugar de Rnn.
. (Nota: en la lógica de escalera para la convención del PLC, Rnn es para relés internos, mientras que, Xnn es una entrada y Ynn es una salida, como se puede extraer rápidamente de uno de los tutoriales en línea
Verilog se ser un lenguaje más fácil de desarrollar sus pruebas y bancos de prueba en!
puede ser útil a programar en algunos retrasos unidad.
lo sentimos, nunca he buscado la lógica de escalera para/desde traductores verilog .. pero escalera la lógica en mi época solo estaba siendo puesta en una computadora para programar PLC's - la mayoría de Los sistemas de relevo que utilicé fueron relés REALES, conectados a los armarios.
Buena suerte. jbd
Hay un par de editores de lógica de escalera (con simultors) disponibles de forma gratuita .. aquí es uno que se ejecuta en Windows supuestamente:
http://cq.cx/ladder.pl
muy agradable! Voy a examinar ese simulador pronto, con suerte. –